Накапливающий сумматор

Министерство образования и науки Российской Федерации

Федеральное агентство по образованию

Марийский государственный технический университет

Кафедра ИВС

ПОЯСНИТЕЛЬНАЯ ЗАПИСКА

К курсовому проекту по дисциплине

«Схемотехника ЭВМ»

НАКАПЛИВАЮЩИЙ СУММАТОР

Выполнил: Козлов Н. А. ВМ-31

Проверил: Старыгин С. В.

Йошкар-Ола, 2009

ЗАДАНИЕ

Накапливающий сумматор, реализующий вычисление среднего арифметического. Разрядность чисел – 8. Количество посылок – 8. Частота следования – 100 КГц.

Аннотация

Пояснительная записка посвящена проектированию накапливающего сумматора, реализующего вычисление среднего арифметического. Она содержит исходные данные к проектированию, анализ задачи, общую схему алгоритма работы устройства, структурную схему устройства, функциональную и принципиальную схемы, а также оценку параметров устройства.

Содержание

Введение

1. Анализ задания и постановка задачи

2. Общая схема алгоритма функционирования устройства

3. Разработка функциональной схемы устройства

4. Разработка принципиальной электрической схемы

4.1 Схема начальной установки

4.2 Генератор импульсов

4.3 Блок «Состояние устройства»

4.4 Счетчик адреса

4.5 Блок «Выбор объёма ПЗУ»

4.6 Блок «Выбор режима тестирования

4.7 Блок мультиплексирования адреса в ОЗУ

4.8 Блок мультиплексирования данных на схему сравнения

4.9 Схема сравнения

4.10 Триггер приостановки

4.11 Блок счета ошибок

4.12 Блок взаимодействия с внешним устройством

5. Построение временной диаграммы

6. Оценка потребляемой мощности и аппаратных затрат

Библиографический список

ВВЕДЕНИЕ

В настоящее время интегральные микросхемы (ИМС) широко применяются в радиоэлектронной аппаратуре, в вычислительных устройствах, устройствах автоматики и т.д. Цифровые методы и цифровые устройства, реализованные на интегральных микросхемах разной степени интеграции, в том числе на микропроцессорных средствах, имеют широкие перспективы использования в цифровых системах передачи и распределения информации, в телевизионной, радиовещательной и другой аппаратуре связи.

Устройства, выполняющие функции приема, хранения и передачи информации называют регистрами. Параллельные регистры выполняют указанные операции одновременно для N разрядов числа. Функционально параллельный регистр представляет собой совокупность синхронных триггеров (как правило, D-триггеров) с общим тактовым входом (входом синхронизации или загрузки регистра).

Регистры могут также применяться в составе вычислителей, выполняя функцию накопителя результата вычисления. С каждым тактом в регистре обновляется содержимое, являющееся результатом математической обработки входного кода и результата предыдущего вычисления. Примером такой схемы может служить накапливающий сумматор, применяющийся в цифровых генераторах аналоговых сигналов. В самом названии схемы отражена ее функция: она суммирует и накапливает результат. Накапливающий сумматор состоит из сумматора и выходного регистра, охваченных обратной связью.

Рис. 1. Структура накапливающего сумматора

1. АНАЛИЗ ЗАДАНИЯ И ПОСТАНОВКА ЗАДАЧИ

накапливающий сумматор триггер генератор

По условию поставленной задачи необходимо спроектировать накапливающий сумматор, реализующий вычисление среднего арифметического. Исходное 8-разрядное число будет подаваться на входы параллельного регистра, затем поступать на сумматор, складывающий результат от предыдущего сложения и исходное число. Результат от сложения будет записываться и храниться в регистре, разрядность которого, как и разрядность сумматора будет равна 11, то есть максимальной разрядности при сложении восьми 8-разрядных чисел. По условию задания, количество посылок равно 8, значит нужно вычислить среднее арифметическое 8 чисел (или деление на 8). Для деления на 8 отбросим 3 младших разряда конечного результата сложения. Необходимо также подсчитывать входные тактовые импульсы с помощью счетчика, чтобы после 8 такта операция считалась выполненной. Для этого будем использовать RS-триггер, который будет запрещать тактовый сигнал генератора после 8 импульса.

2. ОБЩАЯ СХЕМА АЛГОРИТМА ФУНКЦИОНИРОВАНИЯ УСТРОЙСТВА ПРОВЕРКИ ИМС ПЗУ

Весь цикл работы устройства показан на рис. 2.

В начальный момент времени, когда устройство включают все регистры и счетчики сбрасываются в начальное состояние.

1. После нажатия кнопки на регистр, хранящий исходное число и счетчик подается тактовый сигнал. Число в счетчике увеличивается на 1.

2. С регистра число передается на входы сумматора. Происходит сложение. Через время , формируемое схемой задержки, тактовый сигнал приходит на регистр, запоминающий результат сложения.

3. Если счетчик подсчитал 8 импульсов, подача тактового сигнала на устройство прекращается. На выходе регистра результат среднего арифметического.

Рис. 2. Схема алгоритма работы устройства

3. РАЗРАБОТКА ФУНКЦИОНАЛЬНОЙ СХЕМЫ НАКАПЛИВАЮЩЕГО СУММАТОРА

Рис. 3. Обобщенная функциональная схема устройства проверки ИМС ПЗУ

Устройство должно содержать:

– генератор импульсов;

– счетчик импульсов;

– схему задержки;

– регистры для хранения исходного числа и результата;

– сумматоры;

На рис.3 приведена обобщенная функциональная схема накапливающего сумматора.

4. РАЗРАБОТКА ПРИНЦИПИАЛЬНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ УСТРОЙСТВА ПРОВЕРКИ ИМС ПЗУ

Чтобы структурировать процесс разработки принципиальной электрической схемы он разбит на несколько этапов.

4.1 Схема сброса по питанию

Сразу после подачи питания необходимо произвести начальную установку элементов памяти.

Рис. 4. Схема начальной установки

Для формирования сигнала начального сброса используется простая RC-цепочка, причем конденсатор берется с большой емкостью. Напряжение на конденсаторе при включении питания нарастает медленно, в результате чего на выходе триггера Шмитта формируется положительный импульс.

4.2 Генератор импульсов

Триггер Шмита формирует запускающие импульсы, а D-триггер, включенный по схеме делителя на два, формирует меандр. Частота колебаний этого генератора определяется выражением. F=0,7/RC.

Рис. 5. Блок «Генератор импульсов»

По условию задания, частота следования – 100 КГц. Зададим С = 0,1 мкф, тогда:

Ом.

4.3 Счетчик импульсов

Счетчик подсчитывает количество входных импульсов, по 8 импульсу схема 3-И-НЕ формирует сигнал сброса, который поступает на вход R триггера.

Рис. 6. Блок «Счетчик импульсов»

4.4 Триггер остановки

Триггер остановки служит для прекращения поступления импульсов генератора на элементы схемы после 8 тактов.

4.5 Схема задержки сигнала

Так как элементы схемы (регистр числа и сумматор) обладают временем задержки, необходимо использовать схему задержки тактового сигнала для регистров памяти, чтобы результаты сложения записывались в «нужные» моменты времени.

Рис. 7. Схема задержки

Время задержки регистра 533ИР35 нс, задержка сумматора 555ИМ6

нс, так как в схеме используется три сумматора, то нс. Общая задержка равна нс. Рассчитаем сопротивление нагрузки для схемы задержки, выберем емкость С = 1 нФ, тогда Ом

5. ПОСТРОЕНИЕ ВРЕМЕННЫХ ДИАГРАММ

Для наглядности работы приводятся временные диаграммы работы устройства. На рис. 8 приведена диаграмма работы устройства.

Рис. 8. Временная диаграмма

6. ОЦЕНКА ПОТРЕБЛЯЕМОЙ МОЩНОСТИ И АППАРАТНЫХ ЗАТРАТ

Сведения и потребляемой мощности и аппаратных затратах приведены в таблице 1.

Табл. 1. Оценка потребляемой мощности и аппаратных затрат

СПИСОК ИСПОЛЬЗОВАННОЙ ЛИТЕРАТУРЫ

1. Пухальский Г.И., Новосельцева Т.Я. Цифровые устройства: Уч. пос. для вузов.- СПб.: Политехника, 1996.

2. Перельман Б.Л., Шевелев В.В, Отечественные микросхемы и их зарубежные аналоги. Справочник. – М.: «НТЦ Микротех», 2000г.

3. Лаврентьев Б.Ф. Схемотехника электронных средств: Уч. пос.:- Йошкар-Ола: МарГТУ, 2005.

4. Старыгин С.В. Схемотехника ЭВМ: Уч. пос.: – Йошкар-Ола: МарГТУ, 2000.